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ASIC设计中各个阶段需要注意的问题韦德国际194

2019-09-23 10:48

原标题:英特尔收购NetSpeed,旨在降低芯片设计成本

FPGA作为一种可编程逻辑器件,具有善长数据并行计算、更加灵活和低延迟的特点,随着云计算、人工智能时代的到来,已经从最初诞生时的电子设计外围器件,逐渐演变为数字系统的核心。目前全球主要FPGA厂商,如赛灵思、英特尔等结合自身发展策略,使FPGA展现出不同的新趋势。人工智能应用,FPGA市场4年增3倍

       ASIC 的复杂性不断提高,同时工艺在不断地改进,如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计,并且一次性流片成功,这需要一个成熟的ASIC 的设计方法和开发流程。本文结合NCverilog,DesignCompile,Astro等ASIC设计所用到的EDA软件,从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法,介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经常忽视的问题以及避免的办法,从而使得整个设计具有可控性。

摘要:近年来,人工智能产业发展十分迅速,涌现出了一大批的AI算法初创公司,与此同时谷歌、BAT等互联网公司也纷纷杀入,但是随着AI技术的逐步成熟,这个领域的竞争变得越来越激烈。

来源:内容由 公众号 半导体行业观察(ID:icbank)综合自凤凰网科技和NetSpeed官网,谢谢。

云计算、人工智能的应用发展,对芯片的计算力提出了更高要求,FPGA由于可以同时进行数据并行和任务并行计算,同时更务更大的灵活性,很多使用通用处理器或 ASIC难以实现的底层硬件控制操作, 利用 FPGA 可以很方便的实现。因此,近年来FPGA受到越来越多的关注和应用。

基本的ASIC设计流程

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据科技博客VentureBeat北京时间9月11日报道,芯片厂商英特尔周一对外宣布,其收购了总部位于加州圣何塞的NetSpeed Systems公司,收购价格暂未披露。英特尔表示,收购NetSpeed将有助于改进其芯片设计工具。

特别是这些年人工智能的崛起,依靠的是深度神经网络算法大型多层的网络模型,典型的有循环神经网络和卷积神经网络为代表。这样的模型一次推断(inference)通常需要数十亿甚至上百亿次的运算,而在线的服务系统的响应时间在毫秒量级。这就意味着每秒上万亿次甚至百万亿次的运算性能,同时对器件的体积、功耗还有一定的约束。这使得我们期待数据中心的高性能计算硬件应当具备如下优势:低延迟,低开销和规模化。在数据中心,FPGA 相比 GPU 的核心优势在于低延迟,使用 FPGA 来加速的话,只需要微秒级的 PCIe 延迟。对通信密集型任务,FPGA 相比 CPU、GPU 的优势就更大了。

  ASIC设计流程可以粗分为前端设计和后端设计,如果需要更细的划分,可以分成如下几个步骤:

AI算法芯片化已是大势所趋

NetSpeed提供了高度可配置、综合产品,可以帮助英特尔更快、更经济地设计、开发和测试新的片上系统(system-on-chip,SoC),同时有助于英特尔设计、开发并测试能够将一个完整的工作系统放在一块单晶硅片上的一体机芯片。

因此,近年来FPGA的应用正在领域不断拓展,市场规模也不断扩大。研调机构Global Market Insights的报告称,2022年FPGA规模可望超过99.8亿美元。而Semico Research预测,仅在人工智能应用中,FPGA的市场规模将在未来4年内增长3倍,达到52亿美元。赛灵思:异构计算平台化发展

  1.包括系统结构分析设计、RTL编码以及功能验证;

近年来,人工智能产业发展十分迅速,涌现出了一大批的AI算法初创公司,与此同时谷歌、BAT等互联网公司也纷纷杀入,但是随着AI技术的逐步成熟,这个领域的竞争变得越来越激烈。

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面对越来越拓展的应用趋势,各FPGA厂商也在推出不同的解决方案。这些解决方案,既反应了不同厂商面对新市场需求所形成不同的发展策略,也对于FPGA的技术趋势形成不同影响。

  2.逻辑综合、PreLayoutSTA以及形式验证(RTL代码与逻辑综合生成的Netlist之间);

特别是在谷歌、百度等厂商将很多AI算法及工具开源之后,开发AI算法及应用的门槛开始大幅降低,与此同时很多AI算法厂商还纷纷将一些基础的AI算法能力免费向开发者提供,比如百度将其语音AI能力免费开放,虹软也将其基础的视觉AI能力免费对外开放。这些都加剧了AI算法市场的竞争。

NetSpeed CEO 桑达尔Sundari Mitra(左)和英特尔高级副总裁Jim Keller

去年,赛灵思在其2018开发者大会上发布了业界首款7nm自适应计算加速平台 产品Versal。ACAP 的核心是新一代的 FPGA 架构,并结合了分布式存储器与硬件可编程DSP 模块、一个多核 SoC 以及一个或多个软件可编程且同时又具备硬件灵活应变性的计算引擎。从Versal ACAP的推出可以看出,赛灵思正在试图改变以往以FPGA为单一核心的状况,而是朝着异构计算平台化发展,希望以此将不同种类的算法分配到更合适的异构引擎当中。新平台可以支持更多应用,适应不同的开发者。正如赛灵思细分核心市场副总裁Yousef Khalilollahi所言:“单独一个计算体系结构,无法满足当今最苛刻的应用所需要的性能和功耗需求。在后摩尔定律时代,异构计算是唯一的发展之路。”英特尔:面向云端提供综合性解决方案

  3.Floorplan、Placement、ClockTree插入以及全局布线(GlobalRouting)

为了进一步提升自身的竞争力,越来越多的AI算法厂商开始纷纷进入半导体领域,不再选择第三方的芯片作为载体,而是将“算法芯片化”,打造更为适合自己需求的,更具能效的,具有自主IP的专用型AI芯片,用以替代第三方的芯片。

NetSpeed团队将加入英特尔的硅工程事业集团(Silicon Engineering Group),该集团由英特尔高级副总裁兼芯片设计师吉姆·凯勒(Jim Keller)领导。NetSpeed联合创始人兼首席执行官Sundari Mitra将担任英特尔副总裁继续领导她的团队,并向凯勒汇报工作。

对于英特尔来说,其对FPGA的发展策略则是更多地整合到多种处理器产品组合当中,面向云端提供综合性的计算解决方案。在日前举办的“英特尔公司中国媒体纷享会”上,英特尔中国研究院院长宋继强提出“超异构计算”概念,其中就包括了在未来芯片架构设计上进行灵活性的组合部署,实现CPU、FPGA、GPU等处理器的组合,显示了英特尔基于其在云计算上的强大实力,正将服务器CPU与FPGA的加速功能进行整合。FPGA正越来越深入的嵌入到英特尔云端处理解决方案当中。英特尔数据中心事业部副总裁Caroline Y. Chan也表示,随着5G网络的建设,像是快速部署无线网络、确保网络性能、建置虚拟化环境等,都是必须完成的工作。而FPGA的优势十分明显,在实现网络虚拟化加快当中势必会使用到它。另外,其可编程的特性也为网络新增功能提供了更多灵活性与可扩展性。嵌入式FPGA:市场接受程度将大幅提升

  4.形式验证(逻辑综合的Netlist与带有CT信息的Netlist之间)、STA;

以国外厂商为例,Google很早就推出了自研的TPU;2017年,Intel以150多亿美金收购了ADAS/自动驾驶AI芯片及解决方案厂商Mobileye,此外还收购了AI芯片公司Movidius;2018年,亚马逊也曝光了自己的云端AI芯片;不久前,特斯拉也推出了自己的自动驾驶AI芯片。

“英特尔正在设计更多具有更专业特性的产品,对于英特尔架构师和我们的客户来说,都非常令人兴奋。”英特尔高级副总裁凯勒在一份声明中表示,“但我们面临的挑战是,在控制设计时间和成本的同时,如何更为广泛的综合IP块,从而获得最佳性能。NetSpeed成熟的芯片网络技术解决了这一挑战,值得庆贺的是,现在我们获得了他们的知识产权和专业知识。”

Achronix公司是嵌入式FPGA的代表性公司,虽然公司规模远远无法与前两者相比,但是依然代表一种发展方向。eFPGA是指将一个或多个FPGA以IP的形式嵌入ASIC,ASSP或SoC等芯片中的发展模式。eFPGA的特色之一是易用性,它降低了客户集成FPGA加速器的门槛。客户通过定制其逻辑、Ram和DsP资源需求,可以将多个IP进行组合,以便为特定的应用创建优化的可编程功能。

  5.DetailedRouting,DRC;

在国内市场也同样如此,在过去的一年,我们可以看到,百度发布了自己的云端AI芯片“昆仑”,云知声、Rokid、云天励飞等AI算法厂商都推出了基于自己算法定制的AI芯片。

NetSpeed Systems成立于2011年,为SoC设计人员提供具有可扩展、一致性、基于网络芯片(NoC)知识产权。NetSpeed的NoC工具实现了SoC前端设计的自动化,并能生成可编程的、综合的高性能、高效解决方案。

不同于CPU、GPU等在移动时代快速实现IP化的发展趋势,进而被嵌入到各种SoC当中。嵌入式FPGA一直没有成为市场的主流。不过,随着云计算、人工智能时代的到来,eFPGA的市场接受度有望进一步提升,成为FPGA产品的主要发展趋势之一。

  6.PostlayoutSTA,带有反标延迟信息的门级仿真;

显然,对于AI算法厂商来说,自己来做AI芯片或模组,一方面可以脱离单纯的AI算法授权的商业模式,脱离AI算法领域的激烈竞争,通过向产业链上下游延伸,拉高竞争壁垒,同时可以提升自身的核心竞争力,推动生态建设,加速AI算法的产品化落地。

韦德国际1946手机版官网 ,“英特尔一直是NetSpeed的重要客户,我很高兴能再次加入该公司," Mitra在一份声明中称。在Mitra早期职业生涯当中,曾担任英特尔芯片设计师。

近日,Achronix公司发布新的系列产品Speedster®7t,其力图将FPGA的可编程性与ASIC的布线结构和计算引擎相结合,通过对二维片上网络,以及高密度全新机器学习处理器模块阵列等的集成,简化用户设计,以应对人工智能机器学习应用的需求。“Speedster7t系统将数学函数、存储器和可编程性整合到机器学习处理器中,再结合交叉芯片、二维NoC结构,可以确保整个器件中数据自由流动。而在人工智能机器学习应用中,内存带宽就是一切,Speedster7t在这方面可以提供令人印象深刻的性能指标。”Achronix Semiconductor总裁兼首席执行官Robert Blake表示。

  7.Tape-Out

但是,对于大多数的AI算法厂商来说,由于缺乏半导体芯片的研发人才积累、技术积累和经验积累,这也使得他们在将AI算法芯片化的过程中会遇到非常多的难题和挑战。

未来英特尔将遵守NetSpeed现有的客户合同,但NetSpeed将成为其内部资产。据悉,英特尔资本是NetSpeed Systems的投资方之一。

Robert Blake同时还表示,公司可以提供Speedster®7t的IP,使该产品可以嵌入到用户的芯片产品当中。Robert Blake表示,FPGA是可以有效实现IP化的。eFPGA具有易用性,降低使用门槛,可以快速满足用户多样化的需求,无论是系统级还是芯片级都可以支持。这在人工智能时代非常重要,特别是在边缘侧计算中受到欢迎。事实上,现在有更多用户在寻问我们FPGA 的IP问题。相信未来将有越来越多IP化的FPGA被应用。

  当然,这还是一个比较粗的流程,其中每个步骤还可以分得更细,通常所说的前端设计主要包括上述流程中的1,2,4,6这几个部分。同时,这个流程是一个迭代的过程。

针对这这一趋势,全球知名的EDA工具及IP厂商新思科技早前就推出了一套能够实现专用指令集处理器开发流程自动化的工具——ASIP Designer,可以助力AI算法厂商快速高效的实现“算法芯片化”。

NetSpeed究竟是干什么的?

“eFPGA是令人兴奋的新工具,它使SoC架构师可以使他们的芯片更加灵活和可重新配置。” Robert Blake表示。

典型的ASIC设计流程(详细)

什么是ASIP?

当你看到 NetSpeed 的 NocStudio 设计工具时,首先你会想到:“嗯,NetSpeed 是一家新的片上网络 (NoC) IP 公司”。这样的认知是否正确呢?答案可以是对的,也可以是错的。对的是因为 NocStudio 实际上生成片上网络 (NoC)。错的是因为公司的目标远比仅仅提供全新片上网络 (NoC) 解决方案要远大得多。

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  1. 结构及电气规定。
  2. RTL级代码设计和仿真测试平台文件预备。
  3. 为具有存储单元的模块插进BIST(Design For test 设计)。
  4. 为了验证设计功能,进行完全设计的动态仿真。
  5. 设计环境设置。包括使用的设计库和其他一些环境变量。
  6. 使用 Design Compiler工具,约束和综合设计,并且加进扫描链(或者JTAG)。
  7. 使用 Design Compiler自带静态时序分析器,进行模块级静态时序分析。
  8. 使用 Formality工具,进行 RTL级和综合后门级网表的 Formal Verification。
  9. 版图布局布线之前,使用PrimeTime工具进行整个设计的静态时序分析。
  10. 将时序约束前标注到版图工具。
  11. 时序驱动的单元布局,时钟树插进和全局布线。
  12. 将时钟树插进到DC的原始设计中。
  13. 使用 Formality,对综合后网表和插进时钟树网表进行 Formal Verification。
  14. 从全局布线后的版图中提取出估算的时间延时信息。
  15. 将估算的时间延时信息反标注到Design Compiler或者 Primetime。
  16. 在Primetime中进行静态时序分析。
  17. 在Design Compiler中进行设计优化。
  18. 设计的具体布线。
  19. 从具体布线的设计中提取出实际时间延时信息。
  20. 将提取出的实际时间延时信息反标注到Design Compiler或者Primetime中。
  21. 使用Primetime进行版图后的静态时序分析。
  22. 在 Design Compiler中进行设计优化(假如需要)。
  23. 进行版图后带时间信息的门级仿真。
  24. LVS和DRC验证,然后流片。

ASIP即“专用指令集处理器”,是针对特定应用场景的功能需求而设计的一类“指令集处理器”。与之相对的是,比如Arm的Cortex CPU内核则是属于“通用型指令集处理器”。相对于“通用型指令集处理器”,ASIP在特定应用场景下可以获得更为出色的性能、面积、功耗和成本等竞争优势。

根据 NetSpeed 的创始人兼首席执行官 Sundari Mitra 的说法,她决定创立 NetSpeed 的原因是要解决架构师和设计人员几十年来一直面对的问题,那就是如何弥合架构和流片之间的差距。Sundari 认为 NocStudio 具有构造自纠正的特性,解决片上系统 (SoC) 的综合问题。NocStudio是一种高阶工具 (高于 RTL 综合),其理念是将综合的优势应用于片上系统 (SoC) 的设计。那么其工作原理是怎样的?

参考文献:

这里需要区别的是,ASIP并不等于专用型处理器ASIC,我们通常所说的ASIC芯片是一个完整的芯片,其不仅包括针对特定算法设计或优化的内核,还包括了外围的电路、接口等等。

Sundari 的答案是:“这是一个针对如何组建片上系统 (SoC) 的算法解决方案。它基于数学图论和网络算法来优化片上系统 (SoC) 上进行的工作。从公司的发展宗旨来看,我们不是一家片上网络 (NoC) 公司,相反,我们重新定义片上系统 (SoC) 的设计方式。”

[1] 转载地址:

ASIP有何优势?

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对于算法厂商来说,虽然市场上有很多现成的处理器内核可选,但为了覆盖更多的用户和市场,这些处理器内核往往都是偏向“大而全”,性能、面积、功耗也一定不是最优的。并且,这些内核都是固定的,难以进行修改的,更不能根据自己的应用需求去优化。

在理解 NocStudio 之前,有必要了解 NetSpeed 技术团队的背景。首先是 Sundari,她很久之前就开始与英特尔合作,自此之后参与了数十个片上系统流片,面临过诸如在流片前 (不够幸运的话在流片后) 发现死锁等最后一刻的问题。

针对客户的特定需求来说,买来的处理器内核可能只有部分指令用得上,有很多的指令是用不上的,这就造成了浪费。比如,算法厂商需要设计一个处理器来跑自己的20条指令,如果要用Arm内核来做,可能其内部很多指令用不上,同时还需要搞定Arm内核里面的初始化和驱动,这就需要增加很多的指令,还会遇到面积、功耗、启动时间等一大堆的问题。

另外一点就是,Sundari 曾经联合创立了 Prism Circuits,这是一家开发高速串行器的创业公司,2009 年被 MoSys 公司以 2000 万美元收购 (收购价格与 2007 年的 Snowbush 相同,但Prism Circuits 的创立时间要晚得多)。由于 NocStudio 基于与网络采用的算法类型相同的算法,因此才华出众的 Sailesh Kumar 成为了联合创始人之一,他早前曾经在思科和华为工作过,具有很强的网络系统背景。NocStudio 的目标一开始就很明确,那就是必须要处理缓存一致性片上系统设计的问题,这也正是 Joe Rowlands 加入了该公司管理团队的原因 (Joe目前拥有80项缓存一致性和存储子系统方面的专利)。

相对而言,由于算法厂商对于自己的算法非常熟悉,如果采用自定义的处理器架构和指令集,那么就可以实现极简化的按需设计,并且可以通过不断的修改和优化自己的架构,最终获得比市场上可以买到的处理器内核更好的效果,实现高性能、低功耗、面积更小、成本更低等优势。

该团队将 NocStudio 设计为一个图形工具,采用源于计算机网络和电信的最优路径算法使片上系统 (SoC) 的设计自动化。架构师将 IP 模块放到左视窗中,NocStudio 生成各个 IP 之间的链路,并生成为综合编辑器定义 IP 模块的脚本。NocStudio 不是布局和布线的工具,但可称为「具有物理识别」。为了尽量减少各个 IP 模块之间的总线,必须知道在真正的片上系统 (SoC) 设计时这些模块应布局在哪些地方。对于习惯使用脚本的架构师而言,该工具也同步生成可在第三个视窗编辑和修改的脚本。

新思科技相关人士表示,“从自动驾驶汽车到医疗器械,从智能移动网络到空间应用,从安全到虚拟现实,几乎每个片上系统都需要或已经使用ASIP。ASIP能够满足专业处理要求,现成的商用处理器IP无法满足功率、性能、面积要求,固定功能硬件缺乏所需的可编程性。”

听起来很棒,但 NocStudio 真的很高效吗?

ASIP Designer能做什么?

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虽然ASIP有很多的优势,但是ASIP的研发并不是一个简单的工作,其工作量非常的大,不仅需要基于特定算法定义一套处理器模型架构,还要进行架构优化和软件开发以及验证ASIP设计,除此之外,还必须考虑开发用于对所得设计进行编程的软件开发工具链需要完成的工作。

上图中,我们可以看到真实使用场景下芯片的逐级优化:布局、层级、布线和信道优化,从而生成优化的片上系统 (SoC)。不仅线路长度和寄存器的数量得到了优化,使布局和布线变得更加轻松顺利,而且据称最终的片上系统 (SoC) 所消耗的功率比采用 AMBA AXI 总线生成的功率少 60%。

新思科技推出的ASIP Designer则是一套针对ASIP的开发流程自动化工具。其不仅能最大限度地减少开发专用处理器和相关编程工具所需的工程时间和工作量,而且还能加快理解候选设计的性能和效率。

因此 NocStudio 是首个前端优化设计工具,Sundari 认为此类工具将成为当今片上系统 (SoC) 设计的必然趋势,就像以前的软件编辑器和 RTL 综合一样。

下面简单解释下ASIP Designer这套工具的作用:

半导体行业迟早必然会迎来极为类似 NocStudio 的前端设计工具。要求可扩展、高性能并具有构造自纠正特性的片上系统 (SoC) 总线的架构师应考虑 NetSpeed 的技术,尤其是设计对缓存一致性有要求的情况下。

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今天是《半导体行业观察》为您分享的第1704期内容,欢迎关注。返回搜狐,查看更多

比如一家AI算法厂商,希望开发出一个最为适合自己AI算法的处理器内核架构(完全自主设计,而不是基于Arm CPU内核架构或者其他的CPU/GPU/DSP内核架构),那么这家AI算法厂商只需要自己定义一个架构,用nML语言就把它写出来,通过ASIP Designer就可以自动生成一套SDK,包含优化的C/C 语言编译器、汇编器/反汇编器、链接器、周期精确以及指令精确的指令集仿真器和图形化调试器(适用于指令集仿真和片上调试)。这就形成了一个完整的最小化的嵌入式处理器内核模型及开发环境。

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然后,算法厂商可以将自己的算法放到这个已经生产的嵌入式处理器内核模型及开发环境当中去运行,通过调试器和分析器来检测出来的结果对不对、效率高不高,进而发现一开始的”用户定义的架构“哪些地方有问题,哪些地方需要迭代修改。

由于ASIP Designer的所有编译器优化都以通用方式实现,编译器还可以自动可重定向。得益于编译器的即时可用性,使得用户可以通过ASIP Designer实现快速的架构迭代,进而使编译结果能够在下一个迭代步骤中推动架构的进一步优化。另外对于算法厂商本身的算法需要快速迭代的需求,ASIP Designer也可使得整个ASIP的设计能够及时的进行相应的快速迭代。

据介绍,使用ASIP Designer完成一次完整的架构迭代可能只需要10分钟。

如果采用的是现成的固定的处理器内核,那么要完成一次算法的迭代需要修改非常多的东西,而且需要真正的仿真以后才能把这个算法跑起来。跑出来以后再看结果,再根据结果去修改,显然这个迭代过程非常的复杂。

而当ASIP整个软件代码迭代完成之后,接下来就可以往硬件方面做了。

开发人员可以使用ASIP Designer的RTL生成工具将设计好的nML模型转换为完全可综合的Verilog或VHDL。因为nML可以对处理器进行周期和位精确描述,所以设计人员可以完全控制硬件。

不但如此,ASIP Designer还可以无缝对接新思科技的SoC的实现和验证工具。比如,开发人员可以使用新思科技的RTL仿真器VCS进行进一步的模拟设计,然后进行验证:验证处理器模型,确保指定的处理器模型实现所期望的行为;验证RTL模型,确保生成的RTL模型正确实现nML。

如果发现nML问题,则可以很容易返回到nML描述,并对模型执行必要硬件和/或软件修改以解决问题,例如超出功耗和/或面积预算。由于nML中的单一来源条目,SDK和RTL将始终保持同步。

开发人员还可以进一步的进行模拟设计,然后使用Design Compiler生成门级描述,门级描述可用于准确评估电路的功率要求和面积,甚至可以使用新思科技IC Compiler等工具进入布局和布线过程,以探索路由拥塞的风险。这种“环路综合”方法可确保做出合理决策,并避免在设计过程的后期出现意外。

总结来说,ASIP Designer功能强大,同时可结合新思科技其他丰富的配套的EDA工具,在兼容性和内部协同性上更为出色,极大简化了ASIP的设计流程,缩短了设计周期。如果是采用多个未全面整合的工具,那么就意味着需要在工具间进行某一设计版本移植,而这是引发错误的一个主要原因。而要解决发现的问题,通常需要与两个或两个以上的不同的工具供应商沟通获得技术支持,因此找出错误也将耗费大量的时间。

ASIP Designer明显降低了就新设计项目采用ASIP所面临的障碍。无需聘请仿真器、调试器或编译器专家就可以获得专业的技术支持,可以帮助设计团队提高生产力和缩短上市时间。借助ASIP Designer,设计团队可以:用ASIP替换固定功能硬件实现,进而避免设计和验证复杂且不灵活的状态;设计其自己专为特定算法量身定制的专用DSP,如图像处理、基带处理和音频处理;为高价值和差异化设计区块(如AI、第1层通信、矩阵运算)创建针对特定域的灵活加速器。

小结:

显然,对于这些AI算法厂商来说,采用ASIP Designer完全可以设计出最为适合自身特定AI算法的具有自主知识产权的处理器内核,且可以加速算法IP化芯片化的迭代速度,降低流片失败风险。

正所谓好马配好鞍,要想真正把ASIP Designer这个工具用好,也有着一定的门槛。

新思科技内部技术人员表示,”只有开发团队清晰明白自己需要的是一个什么样的硬件逻辑,才能够把自身算法发挥到最佳“。特别是在“用户定义架构”这个部分,非常考验AI算法厂商在软硬件结构定义的能力,需要一个非常有经验的,对于软硬件都非常精通的开发团队,才能够把ASIP Designer用好。

而据了解,目前一些海内外大客户已经开始引入ASIP Designer,用于新的芯片的研发。国内外不少AI厂商、RISC-V芯片厂商也对ASIP Designer表现出了极大的兴趣。

编辑:芯智讯-浪客剑

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